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求助!在用FPGA中得Block RAM制作FIFO存储器时FIFO的读写时钟周

归档日期:07-09       文本归类:读写周期      文章编辑:爱尚语录

  求助!在用FPGA中得Block RAM制作FIFO存储器时,FIFO的读写时钟周期是不是固定的?也就是说是由硬件定好了

  求助!在用FPGA中得Block RAM制作FIFO存储器时,FIFO的读写时钟周期是不是固定的?也就是说是由硬件定好了

  如果不是,是由软件进行设置么?ps:比如说我手里有2Mb的FIFO,如果想接受160Mbps的32位数据流,再不用到SDRAM条件下,通过设置FIFO的读写时钟周期是不是可以实现?求高人指点,不胜感...

  如果不是,是由软件进行设置么?ps:比如说我手里有2Mb的FIFO,如果想接受160Mbps的32位数据流,再不用到SDRAM条件下,通过设置FIFO的读写时钟周期是不是可以实现?求高人指点,不胜感激!

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  为什么不通过控制读写使能信号来实现?更多追问追答追问FIFO的读写时钟不能设置么?哦,对,控制读写使能信号也行哈,那你觉得2M的FIFO能顺利存取160Mbs的数据么?求~~谢谢追答你是想让数据一直存在FIFO里,还是FIFO只是作为一个缓冲?

  如果只是作缓冲用,那么如果存取速度是160Mbs,那就要看你读FIFO的速度是多少如果读的速度比写的快,那么就要根据FIFO的满信号来控制写入的速度。如果读的速度比写的速度快,那么就可以根据FIFO空信号来控制读取的速度。读写速度都是跟你提供的读写时钟信号有关的,在生成FIFO模块时可以选择读写用同一个时钟还是分别用不同的时钟。

  如果作为储存用,那么2Mb的FIFO对于160Mbs的数据流只能存180 S 的数据。

  哦,谢谢你啊,FIFO作为缓冲用,其实,我现在只有一点整不太明白,FIFO的缓冲到底是怎么一个画面------一边在快速接收数据,另一边同时在快速发送数据,那么这个缓冲到底起的作用是啥....请原谅我的愚钝,我实在是想不明白,能不能给我一个形象点的描述啊,比如说啊,FIFO就像一个大集装箱,入口处有大量物品以V1的速度往里面装,而工人在出口地方以v2的速度往别的地方搬运,照这么说,应该V1=V2,那FIFO的缓冲作用岂不是没用

  FIFO一般用于处理异步时钟域的,如果是同步的时钟,就是你说的V1永远等于V2(频率相位都相同)的话是没必要用FIFO的。具体点的话你可以想象一下有两个寄存器,他们使用的时钟是不一样的(频率或者相位不一样)而且两个时钟之间没有联系,这个时候你又需要将第一个寄存器的数据转移到第二个寄存器上去,你怎么办?直接将第一个寄存器的输出端接到第二个寄存器的输入端吗?即使频率一样,相位不一样的话,你怎么确定第二个寄存器得到的数据是第一个寄存器当前输出的数据,还是之前的数据?如果频率也不一样呢?

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